« siaran akhbar »
Samsung Memulakan Pengeluaran Cip Menggunakan Teknologi Proses 3nm Dengan Seni Bina GAA
Proses 3nm yang dioptimumkan mencapai 45% pengurangan penggunaan kuasa, 23% peningkatan prestasi dan 16% luas permukaan lebih kecil berbanding proses 5nm
Para pemimpin Perniagaan Faundri Samsung dan Pusat R&D Semikonduktor mengangkat tiga jari sebagai simbol 3nm meraikan pengeluaran pertama proses 3nm syarikat dengan seni bina GAA.
Samsung Electronics, peneraju dunia dalam teknologi semikonduktor y, hari ini mengumumkan bahawa ia telah memulakan pengeluaran awal nod proses 3-nanometer (nm) menggunakan seni bina transistor Gate-All-Around (GAA).
Multi-Bridge-Channel FET (MBCFET™), Teknologi GAA Samsung yang dilaksanakan buat pertama kalinya, menentang had prestasi FinFET, meningkatkan kecekapan kuasa dengan mengurangkan tahap voltan bekalan, di samping meningkatkan prestasi dengan meningkatkan keupayaan arus pemacu.
Samsung memulakan aplikasi pertama daripada transistor helaian nano dengan cip semikonduktor untuk prestasi tinggi, aplikasi pengkomputeran kuasa rendah dan rancangan untuk berkembang kepada pemproses mudah alih.
“Samsung telah berkembang pesat apabila kami terus menunjukkan kepimpinan dalam menggunakan teknologi generasi akan datang untuk pembuatan, seperti High-K Metal Gate pertama industri faundri, FinFET, serta EUV. Kami berusaha untuk meneruskan kepimpinan ini dengan proses 3nm pertama di dunia dengan MBCFET™,” kata Dr. Siyoung Choi, Presiden dan Ketua Perniagaan Faundri di Samsung Electronics. “Kami akan meneruskan inovasi aktif dalam pembangunan teknologi yang kompetitif dan membina proses yang membantu mempercepatkan mencapai kematangan teknologi.”
Pengoptimuman Teknologi Reka Bentuk untuk PPA Maksimum
Teknologi proprietari Samsung menggunakan helaian nano dengan saluran yang lebih luas, yang membolehkan prestasi yang lebih tinggi dan kecekapan tenaga yang lebih tinggi berbanding teknologi GAA menggunakan wayar nano dengan saluran yang lebih sempit. Menggunakan teknologi GAA 3nm, Samsung akan dapat melaraskan lebar saluran helaian nano untuk mengoptimumkan penggunaan kuasa dan prestasi untuk memenuhi pelbagai keperluan pelanggan.
In Selain itu, fleksibiliti reka bentuk GAA sangat berfaedah untuk Pengoptimuman Teknologi Reka Bentuk (DTCO),1 yang membantu meningkatkan manfaat Kuasa, Prestasi, Kawasan (PPA). Berbanding dengan proses 5nm, proses 3nm generasi pertama boleh mengurangkan penggunaan kuasa sehingga 45%, meningkatkan prestasi sebanyak 23% dan mengurangkan kawasan sebanyak 16% berbanding 5nm, manakala proses 3nm generasi kedua adalah untuk mengurangkan penggunaan kuasa sehingga kepada 50%, meningkatkan prestasi sebanyak 30% dan mengurangkan kawasan sebanyak 35%.
Menyediakan Infrastruktur & Perkhidmatan Reka Bentuk 3nm Dengan Rakan Kongsi SAFE™
Apabila nod teknologi semakin kecil dan cip keperluan prestasi berkembang lebih besar, pereka IC menghadapi cabaran untuk mengendalikan sejumlah besar data untuk mengesahkan produk yang kompleks dengan lebih banyak fungsi dan penskalaan yang lebih ketat. Untuk memenuhi permintaan sedemikian, Samsung berusaha untuk menyediakan persekitaran reka bentuk yang lebih stabil untuk membantu mengurangkan masa yang diperlukan untuk proses reka bentuk, pengesahan dan log keluar, di samping meningkatkan kebolehpercayaan produk.
Sejak suku ketiga 2021, Samsung Electronics telah menyediakan infrastruktur reka bentuk yang terbukti melalui penyediaan yang meluas dengan rakan kongsi Samsung Advanced Foundry Ecosystem (SAFE™) termasuk Ansys, Cadence, Siemens dan Synopsys, untuk membantu pelanggan menyempurnakan produk mereka dalam tempoh masa yang lebih singkat.
« akhir siaran akhbar »
