« informacja prasowa »
Samsung rozpoczyna produkcję chipów przy użyciu technologii 3 nm z architekturą GAA
Zoptymalizowany proces 3 nm zapewnia 45% mniejsze zużycie energii, 23% lepszą wydajność i 16% mniejszą powierzchnię w porównaniu z procesem 5 nm
Liderzy Samsung Foundry Business i Semiconductor R&D Center podnoszą trzy palce jako symbol 3nm świętuje pierwszą w historii produkcję procesu 3nm z architekturą GAA.
Samsung Electronics, światowy lider w technologii półprzewodnikowej y, dzisiaj ogłosił, że rozpoczął początkową produkcję swojego 3-nanometrowego (nm) węzła procesowego z architekturą tranzystorową Gate-All-Around (GAA).
Multi-Bridge-Channel FET (MBCFET™), Technologia GAA firmy Samsung wdrożona po raz pierwszy, przeciwstawia się ograniczeniom wydajności FinFET, poprawiając wydajność energetyczną poprzez obniżenie poziomu napięcia zasilania, a także zwiększając wydajność poprzez zwiększenie wydajności prądowej napędu.
Samsung uruchamia pierwszą aplikację. tranzystora nanoarkuszowego z układami półprzewodnikowymi do zastosowań obliczeniowych o wysokiej wydajności i niskim poborze mocy oraz planach rozszerzenia na procesory mobilne.
„Samsung szybko się rozwijał, ponieważ nadal wykazujemy wiodącą pozycję w stosowaniu technologii nowej generacji w produkcji, takich jak pierwsza w przemyśle odlewniczym bramka metalowa High-K, FinFET, a także EUV. Staramy się kontynuować to przywództwo dzięki pierwszemu na świecie 3 nm procesowi z MBCFET™” – powiedział dr Siyoung Choi, prezes i szef działu odlewni w Samsung Electronics. „Będziemy kontynuować aktywne innowacje w konkurencyjnym rozwoju technologii i budować procesy, które pomagają przyspieszyć osiągnięcie dojrzałości technologii”.
Optymalizacja technologii projektowania w celu zmaksymalizowania PPA
Opatentowana technologia firmy Samsung wykorzystuje nanoarkusze z szerszymi kanałami, które zapewniają wyższą wydajność i większą energooszczędność w porównaniu z technologiami GAA wykorzystującymi nanoprzewody z węższymi kanałami. Wykorzystując technologię 3 nm GAA, Samsung będzie mógł dostosować szerokość kanału nanoarkuszy, aby zoptymalizować zużycie energii i wydajność, aby spełnić różne potrzeby klientów.
W Ponadto elastyczność projektowania GAA jest bardzo korzystna dla kooptymalizacji technologii projektowania (DTCO),1, która pomaga zwiększyć korzyści związane z mocą, wydajnością i obszarem (PPA). W porównaniu z procesem 5 nm, proces 3 nm pierwszej generacji może zmniejszyć zużycie energii nawet o 45%, poprawić wydajność o 23% i zmniejszyć obszar o 16% w porównaniu z procesem 5 nm, podczas gdy proces 3 nm drugiej generacji ma zmniejszyć zużycie energii o nawet do 50%, popraw wydajność o 30% i zmniejsz obszar o 35%.
Dostarczanie infrastruktury i usług projektowych 3 nm z partnerami SAFE™
W miarę jak węzły technologiczne stają się mniejsze i chip potrzeby w zakresie wydajności rosną, projektanci układów scalonych stają przed wyzwaniem obsługi ogromnych ilości danych w celu weryfikacji złożonych produktów z większą liczbą funkcji i ściślejszym skalowaniem. Aby sprostać tym wymaganiom, Samsung stara się zapewnić bardziej stabilne środowisko projektowe, które pomoże skrócić czas potrzebny na projektowanie, weryfikację i proces zatwierdzania, jednocześnie zwiększając niezawodność produktu.
Od trzeciego kwartału 2021 r. Samsung Electronics zapewnia sprawdzoną infrastrukturę projektową dzięki szeroko zakrojonym przygotowaniom z partnerami Samsung Advanced Foundry Ecosystem (SAFE™), w tym Ansys, Cadence, Siemens i Synopsys, aby pomóc klientom udoskonalić ich produkt w krótszym czasie.
« koniec komunikatu prasowego »
