« ข่าวประชาสัมพันธ์ »
Samsung เริ่มการผลิตชิปโดยใช้เทคโนโลยีการผลิต 3nm ด้วยสถาปัตยกรรม GAA
กระบวนการ 3 นาโนเมตรที่ปรับให้เหมาะสมช่วยลดการใช้พลังงานลง 45% ประสิทธิภาพดีขึ้น 23% และพื้นที่ผิวเล็กลง 16% เมื่อเทียบกับกระบวนการ 5nm
ผู้นำของ Samsung Foundry Business and Semiconductor R&D Center ชูสามนิ้ว เป็นสัญลักษณ์ของ 3 นาโนเมตรเพื่อเฉลิมฉลองการผลิตกระบวนการ 3 นาโนเมตรครั้งแรกของบริษัทด้วยสถาปัตยกรรม GAA
Samsung Electronics ผู้นำระดับโลกด้านเทคโนโลยีเซมิคอนดักเตอร์ ประกาศว่า บริษัทได้เริ่มการผลิตขั้นต้นของ 3 นาโนเมตร (นาโนเมตร) โหนดกระบวนการที่ใช้สถาปัตยกรรมทรานซิสเตอร์ Gate-All-Around (GAA)
Multi-Bridge-Channel FET (MBCFET™) ซึ่งเป็นเทคโนโลยี GAA ของ Samsung ที่นำมาใช้เป็นครั้งแรก ท้าทายข้อจำกัดด้านประสิทธิภาพของ FinFET โดยปรับปรุง ประสิทธิภาพด้านพลังงานโดยการลดระดับแรงดันไฟฟ้าในขณะเดียวกันก็เพิ่มประสิทธิภาพด้วยการเพิ่มความสามารถกระแสไฟของไดรฟ์
Samsung กำลังเริ่มต้นการประยุกต์ใช้ทรานซิสเตอร์นาโนชีตครั้งแรกด้วยชิปเซมิคอนดักเตอร์เพื่อการใช้งานการประมวลผลที่ใช้พลังงานต่ำและประสิทธิภาพสูง และมีแผนที่จะ ขยายไปสู่โปรเซสเซอร์มือถือ
“Samsung เติบโตอย่างรวดเร็วในขณะที่เรายังคงแสดงให้เห็นถึงความเป็นผู้นำในการนำเทคโนโลยีแห่งอนาคตมาใช้กับการผลิต เช่น FinFE High-K Metal Gate แห่งแรกของอุตสาหกรรมโรงหล่อ FinFE T เช่นเดียวกับ EUV เราพยายามที่จะสานต่อความเป็นผู้นำนี้ด้วยกระบวนการ 3nm แรกของโลกด้วย MBCFET™” ดร. Siyoung Choi ประธานและหัวหน้าฝ่ายธุรกิจโรงหล่อของ Samsung Electronics กล่าว “เราจะเดินหน้าสร้างสรรค์นวัตกรรมอย่างต่อเนื่องในการพัฒนาเทคโนโลยีที่แข่งขันได้ และสร้างกระบวนการที่ช่วยเร่งการบรรลุวุฒิภาวะของเทคโนโลยี”
Design-Technology Optimization for Maximized PPA
เทคโนโลยีที่เป็นกรรมสิทธิ์ของ Samsung ใช้นาโนชีตที่มีช่องสัญญาณที่กว้างกว่า ซึ่งช่วยให้ประสิทธิภาพสูงขึ้นและประหยัดพลังงานมากขึ้น เมื่อเทียบกับเทคโนโลยี GAA ที่ใช้สายนาโนที่มีช่องสัญญาณที่แคบกว่า ด้วยการใช้เทคโนโลยี GAA 3nm Samsung จะสามารถปรับความกว้างของช่องนาโนชีตเพื่อปรับการใช้พลังงานและประสิทธิภาพให้เหมาะสมที่สุดเพื่อตอบสนองความต้องการของลูกค้าที่หลากหลาย
ใน นอกจากนี้ ความยืดหยุ่นในการออกแบบของ GAA ยังเป็นประโยชน์อย่างมากสำหรับ Design Technology Co-Optimization (DTCO),1 ซึ่งช่วยเพิ่มประโยชน์ของ Power, Performance, Area (PPA) เมื่อเทียบกับกระบวนการ 5nm กระบวนการ 3nm รุ่นแรกสามารถลดการใช้พลังงานได้ถึง 45% ปรับปรุงประสิทธิภาพโดย 23% และลดพื้นที่ 16% เมื่อเทียบกับ 5nm ในขณะที่กระบวนการ 3nm รุ่นที่สองคือการลดการใช้พลังงานขึ้น ถึง 50% ปรับปรุงประสิทธิภาพ 30% และลดพื้นที่ 35%
ให้บริการโครงสร้างพื้นฐานการออกแบบ 3 นาโนเมตรและบริการกับพันธมิตร SAFE™
เมื่อโหนดเทคโนโลยีมีขนาดเล็กลงและชิป ความต้องการด้านประสิทธิภาพเพิ่มมากขึ้น นักออกแบบ IC เผชิญกับความท้าทายในการจัดการข้อมูลจำนวนมหาศาล เพื่อตรวจสอบผลิตภัณฑ์ที่ซับซ้อนด้วยฟังก์ชันที่มากขึ้นและการปรับขนาดที่เข้มงวดยิ่งขึ้น เพื่อตอบสนองความต้องการดังกล่าว Samsung มุ่งมั่นที่จะมอบสภาพแวดล้อมการออกแบบที่เสถียรยิ่งขึ้นเพื่อช่วยลดเวลาที่จำเป็นสำหรับการออกแบบ การตรวจสอบ และกระบวนการลงชื่อออก พร้อมทั้งเพิ่มความน่าเชื่อถือของผลิตภัณฑ์
ตั้งแต่ไตรมาสที่ 3 ของปี 2021 Samsung Electronics ให้บริการโครงสร้างพื้นฐานด้านการออกแบบที่ได้รับการพิสูจน์แล้วผ่านการจัดเตรียมอย่างครอบคลุมกับพันธมิตร Samsung Advanced Foundry Ecosystem (SAFE™) ซึ่งรวมถึง Ansys, Cadence, Siemens และ Synopsys เพื่อช่วยให้ลูกค้าสร้างผลิตภัณฑ์ที่สมบูรณ์แบบในระยะเวลาที่สั้นลง
« สิ้นสุดการแถลงข่าว »