O AMD EPYC com arquitetura Zen6 supostamente tem o codinome”Venice”

Observe que esta postagem está marcada como um boato.

Boatos sobre o AMD EPYC”Venice”Zen6

Surgiram alguns rumores muito antigos sobre o primeiro Zen6 desenvolvido pela AMD.

Tom da Lei de Moore está morto compartilhou algumas informações iniciais que ele tem sobre a futura implementação EPYC da arquitetura Zen6. Deve-se notar que não está claro se a AMD continuará usando a nomenclatura Zen para sua arquitetura futura, mas o vazador afirma que essa informação foi verificada duas vezes e deve permanecer válida por enquanto. Obviamente, isso não exclui a possibilidade de a AMD alterar seus roteiros no futuro.

A AMD acaba de lançar sua atualização EPYC de 3ª geração com 3D V-Cache, enquanto a série EPYC com arquitetura Zen6 supostamente codinome “Veneza” chegaria 3 gerações depois. Portanto, é seguro assumir que Venice é um produto de 2024 na melhor das hipóteses.

De acordo com o vídeo, o EPYC Venice apresentaria caches L2/L3 completamente redesenhados e dependeria muito das implementações da HBM. Nesse estágio, a AMD provavelmente fará uso da tecnologia de empilhamento de matriz 3D, então podemos ver algumas combinações interessantes de grandes caches L3 e memória HBM trabalhando lado a lado.

Em termos de especificações, não há muito conhecido, portanto, o Zen6 pode estar usando um soquete mais novo e suportar variantes de memória DDR5 ainda mais rápidas do que Turim. O que está claro é que a série EPYC 7006 deve apresentar mais de 200 núcleos, o que já havia rumores para EPYC baseado em Zen5. (*)7004 “Génova”7004 “Bérgamo”7005 “Turim”7006 “Veneza”Lançamento2021202220222023/20242024/2025Arquitetura7nm Zen35nm Zen45nm Zen4cZen5Zen6SocketSP3 (LGA4094)SP5 ( LGA-6096)SP5 (LGA-6096)SP5 (LGA-6096)TBCMódulos/chiplets8xCCD + 1xIOD12xCCD + 1xIOD12xCCD + 1xIODTBCTBCMax Cores

64C/128T

96C/192T

128C/256T

256C/512T

Max ClockTBCTBCTBCTBCCache L2 por núcleo0,5 MB1 MBTBCTBCTBCCache L3 por CCX32 MB/96 MB (*)32 MBTBCTBCTBCCanais de memória

8 canais

12 canais

12 canais

12 canais

TBCSuporte de memória

DDR4-3200

DDR5-5200

DDR5-5200

DDR5-6000

TBCPCIe Lanes

128x Gen4

128x Gen5

TBCTBCTBCMax cTDPTBCTBC

Fonte:

o vídeo a seguir tem carimbo de data/hora

[A lei de Moore está morta] Vazamento do AMD EPYC Venice ZEN 6, segmentos de energia Lovelace, AMD ZEN 4, lançamento do Intel ARC | April Loose Ends (3.929 visualizações)