AMD EPYC mit Zen6-Architektur trägt angeblich den Codenamen „Venice“

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AMD EPYC „Venice“ Zen6-Gerüchte

Einige sehr frühe Gerüchte über AMDs erstes Zen6-Design sind aufgetaucht.

Tom von Moore’s Law ist tot teilte einige anfängliche Informationen, die er über die zukünftige EPYC-Implementierung der Zen6-Architektur hat. Man sollte beachten, dass unklar ist, ob AMD überhaupt weiterhin die Zen-Benennung für seine zukünftige Architektur verwenden wird, aber der Leaker behauptet, dass diese Informationen doppelt überprüft wurden und vorerst gültig bleiben sollten. Dies schließt natürlich nicht aus, dass AMD seine Roadmaps in Zukunft ändert.

AMD hat gerade erst sein EPYC-Update der 3. Generation mit 3D-V-Cache veröffentlicht, während die EPYC-Serie mit Zen6-Architektur angeblich einen Codenamen trägt „Venedig“ würde 3 Generationen später ankommen. Daher kann man davon ausgehen, dass Venice bestenfalls ein 2024-Produkt ist.

EPYC Venice würde laut dem Video komplett neu gestaltete L2/L3-Caches aufweisen und stark von HBM-Implementierungen abhängen. Zu diesem Zeitpunkt wird AMD wahrscheinlich die 3D-Die-Stacking-Technologie nutzen, sodass wir möglicherweise einige interessante Kombinationen aus großen L3-Caches und HBM-Speicher sehen werden, die nebeneinander arbeiten.

In Bezug auf die Spezifikationen ist nicht viel bekannt, daher könnte Zen6 einen neueren Sockel verwenden und sogar schnellere DDR5-Speichervarianten als Turin unterstützen. Klar ist, dass die EPYC 7006-Serie über mehr als 200 Kerne verfügen soll, was bereits für Zen5-basierte EPYC gemunkelt wurde. (*)7004 „Genua“7004 „Bergamo“7005 „Turin“7006 „Venedig“Launch2021202220222023/20242024/2025Architektur7nm Zen35nm Zen45nm Zen4cZen5Zen6SockelSP3 (LGA4094)SP5 ( LGA-6096)SP5 (LGA-6096)SP5 (LGA-6096)TBCModule/Chiplets8xCCD + 1xIOD12xCCD + 1xIOD12xCCD + 1xIODTBCTBCMax. Kerne

64C/128T

96C/192T

128C/256T

256C/512T

Max. Takt TBCTBCTBCTBCL2-Cache pro Kern0,5 MB1 MBTBCTBCTBCL3-Cache pro CCX32 MB/96 MB (*)32 MBTBCTBCTBCSpeicherkanäle

8-Kanal

12-Kanal

12-Kanal

12-Kanal

TBCSpeicherunterstützung

DDR4-3200

DDR5-5200

DDR5-5200

DDR5-6000

TBCPCIe Lanes

128x Gen4

128x Gen5

TBCTBCTBCMax cTDPTBCTBC

Quelle:

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[Moore’s Law Is Dead] AMD EPYC Venice ZEN 6 Leak, Lovelace Power Segments, AMD ZEN 4, Intel ARC Launch | April Loose Ends (3.929 Aufrufe)