Dans le cadre des préparatifs de prise en charge Linux en cours d’Intel pour les processeurs Sierra Forest de l’année prochaine qui comprendront jusqu’à 144 cœurs Xeon E par socket, la prise en charge du pilote de détection et de correction d’erreurs (EDAC) devrait être ajoutée pour le prochain cycle du noyau Linux 6.4.
En file d’attente maintenant dans La branche edac-for-next de RAS.git est la prise en charge du serveur Intel Sierra Forest ajoutée au pilote EDAC”i10nm”utilisé depuis les serveurs Xeon Ice Lake.
L’ajout de Sierra Forest au pilote Intel EDAC est une simple ligne pour ajouter simplement le nouvel ID de processeur pour ces processeurs entièrement E-core. Ce qui rend ce correctif plus remarquable, c’est qu’il confirme qu’Intel Sierra Forest dispose d’un contrôleur de mémoire similaire à celui de Granite Rapids. Jusqu’à présent, je n’avais pas vu confirmé par Intel si le contrôleur mémoire de Sierra Forest serait basé sur celui de Granite Rapids ou de Sapphire/Emerald Rapids. Après tout, Sierra Forest devrait être lancé avant Granite Rapids au premier semestre 2024.
Avec le chemin de code du pilote EDAC, les processeurs Sierra Forest utilisent les mêmes chemins de code que Granite Rapids”GNR”, qui a été ajouté dans le noyau Linux 6.3. Avec cette activation précédente de Granite Rapids EDAC, il a confirmé 12 canaux de mémoire DDR5. Alors maintenant, à son tour pour Sierra Forest, cela ressemble à une confirmation de la prise en charge de la mémoire DDR5 à 12 canaux plutôt que des 8 canaux trouvés avec Sapphire Rapids et Emerald Rapids. Cela va de pair avec des rumeurs/fuites récentes pointant vers la prise en charge de DIMM DDR5/24 canaux 12 pour Sierra Forest, mais au moins maintenant plus réputée sous la forme d’un correctif de pilote de noyau Linux.
Les ingénieurs open source d’Intel se sont efforcés de mettre en place la prise en charge de Sierra Forest Linux avant le lancement du produit au premier semestre 2024. Sierra Forest sera en concurrence avec les processeurs EPYC Bergamo d’AMD lancés cette année avec jusqu’à 128 cœurs par socket et une mémoire DDR5 à douze canaux, apparus pour la première fois avec les processeurs EPYC Genoa.
