今年の初め、Intelは新しいスケーラブルなFalconShoresXPUラインナップを発表しましたスーパーコンピューティングワークロードにx86およびXeコアを利用したチップ設計。本日、ISC 2022で、インテルはFalconShoresに期待できる詳細情報と構成を開示します。
IntelはFalconShoresXPU構成、x86CPUおよびXeGPUコアを備えた複数のタイルを開示します
Intel Falcon Shores XPUは、同社のXeonプラットフォームをベースにしたまったく新しいチップセグメントです。 XPUアーキテクチャは単純なCPUとGPUの組み合わせではありませんが、他のチップセグメントから際立つようにするいくつかの新しいテクノロジーが統合されています。 XPUは、AMDが以前から取り組んできたExascale APUによく似ているように思われるかもしれませんが、ZenとCDNAチップレットを組み合わせたInstinctMI300ソリューションで来年中にデビューする予定です。
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今後の展望として、Falcon Shoresは、x86CPUをもたらすロードマップの次の主要なアーキテクチャイノベーションです。 XeGPUアーキテクチャを1つのソケットにまとめました。このアーキテクチャは2024年を対象としており、ワットあたり5倍以上のパフォーマンス、5倍の計算密度、5倍のメモリ容量、および帯域幅の改善というメリットをもたらすと予測されています。
Intelは、FalconShoresXPUを「新しいタイルベースの柔軟でスケーラブルなアーキテクチャ」と呼んでいます。タイルは、CPU、GPU、XPUのいずれであっても、インテルの次世代チップの基本的な部分になることがわかります。 Intelは、3つの構成（説明のみを目的）、フルオンのx86 Tiledソリューション、Xe GPU Tiledソリューション、およびx86CPUとXeGPUコアの両方を使用する構成を示しています。
3つの構成はすべてそれ自体が興味深いものですが、4つの設計すべてに共通しているのは、少なくとも4つのタイルを備えていることです。これは、Intel Sapphire RapidsXeonCPUラインナップと同じタイルレイアウトです。現在言及されているHBMの解決策はありませんが、それは後で起こる可能性もあります。 Falcon Shores XPUがもたらすものとして、ハイライトされた機能のいくつかは次のとおりです。
柔軟なx86-ti-Xeタイル設計比率オングストローム時代のプロセス極端な帯域幅共有メモリ簡略化されたプログラミングモデル次世代の高度なパッケージング業界-リーディングI/O
NRELのKestrelスーパーコンピューターの仕様でIntelSapphireRapidsXeonとAMDGenoaデュアルソケットCPU、528 NVIDIAH100GPUの組み合わせが明らかに’Falcon ShoresXPUの時代のプロセスノード。20Aまたは18Aノードに基づいていると予想できます。ロードマップに基づくと、XPUは2024年から2025年頃に発売される予定です。さらに、HBM標準または統合キャッシュソリューションに基づいていると思われるメモリインターフェイスを介して、極端な帯域幅を共有します。 Intelはまた、新しいXPUを設計するために次世代の高度なパッケージング技術を使用することを述べています。これは、これらのチップの設計が標準のモノリシックチップよりもはるかに複雑になることを意味します。次世代のEMIBおよびFoverosテクノロジーの実際の動作についても話し合っています。
最後に、IntelはFalconShoresXPU設計のいくつかの予備的なパフォーマンス上の利点を共有しました。 p>>5倍のパフォーマンス/ワットの改善>5倍の計算密度（x86ソケット）>5倍のメモリ容量と帯域幅
*2022年2月の現在のプラットフォームと比較した推定に基づくパフォーマンス目標。
IntelFalconShores全体XPUプラットフォームはoneAPIソフトウェアスイートを中心に調整され、データセンタークラスのチップのローカルおよびリモートの監視と管理のためのオープンソースソリューションを提供します。 Falcon Shoresファミリーはまだ開発の初期段階にあるため、Intelが今後のイベントで詳細を明らかにすることを期待してください。
