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SamsungがGAAアーキテクチャを備えた3nmプロセステクノロジーを使用したチップ生産を開始
最適化された3nmプロセスは、5nmプロセスと比較して、電力使用量を45％削減し、パフォーマンスを23％向上させ、表面積を16％削減します
Samsung FoundryBusinessとSemiconductorR＆D Centerのリーダーは、GAAアーキテクチャを使用した3nmプロセスの同社初の生産を祝う3nmのシンボルとして3本の指を掲げています。
Samsung Electronics 、半導体技術の世界的リーダーである、は本日、Gate-All-Around（GAA）トランジスタアーキテクチャを適用した3ナノメートル（nm）プロセスノードの初期生産を開始したことを発表しました。
マルチブリッジちゃん初めて実装されたSamsungのGAAテクノロジーであるnelFET（MBCFET™）は、FinFETのパフォーマンス制限に逆らい、供給電圧レベルを下げることで電力効率を向上させると同時に、駆動電流能力を高めることでパフォーマンスを向上させます。
Samsungは、高性能、低電力コンピューティングアプリケーション向けの半導体チップを備えたナノシートトランジスタの最初のアプリケーションを開始しており、モバイルプロセッサへの拡張を計画しています。
「Samsungは、アプリケーションでリーダーシップを発揮し続けるにつれて急速に成長しました。ファウンドリ業界初のHigh-Kメタルゲート、FinFET、EUVなど、製造業向けの次世代テクノロジー。サムスン電子の社長兼ファウンドリビジネス責任者であるSiyoungChoi博士は、次のように述べています。 「私たちは、競争力のある技術開発において積極的な革新を続け、技術の成熟を促進するのに役立つプロセスを構築します。」
最大化されたPPAのための設計技術の最適化
サムスン独自の技術は、より広いチャネルを備えたナノシートを利用しており、より狭いチャネルを備えたナノワイヤを使用するGAA技術と比較して、より高いパフォーマンスとより高いエネルギー効率を可能にします。 3nm GAAテクノロジーを利用して、Samsungは、さまざまな顧客のニーズを満たすために電力使用量とパフォーマンスを最適化するために、ナノシートのチャネル幅を調整できるようになります。
Inさらに、GAAの設計の柔軟性は、設計技術の共同最適化（DTCO）1にとって非常に有利であり、電力、パフォーマンス、面積（PPA）のメリットを高めるのに役立ちます。 5nmプロセスと比較して、第1世代の3nmプロセスは、5nmと比較して消費電力を最大45％削減し、パフォーマンスを23％向上させ、面積を16％削減できます。一方、第2世代の3nmプロセスは、消費電力を最大45％削減します。 50％まで、パフォーマンスを30％向上させ、面積を35％削減します。
SAFE™パートナーによる3nm設計インフラストラクチャとサービスの提供
テクノロジーノードの小型化とチップ化に伴い、パフォーマンスのニーズはますます大きくなり、IC設計者は、より多くの機能とより厳密なスケーリングを備えた複雑な製品を検証するために、膨大な量のデータを処理するという課題に直面しています。このような要求を満たすために、Samsungは、より安定した設計環境を提供して、設計、検証、サインオフプロセスに必要な時間を短縮すると同時に、製品の信頼性を高めるよう努めています。
2021年の第3四半期以降、 Samsung Electronicsは、Ansys、Cadence、Siemens、SynopsysなどのSamsung Advanced Foundry Ecosystem（SAFE™）パートナーとの広範な準備を通じて、実績のある設計インフラストラクチャを提供し、顧客が短期間で製品を完成できるように支援してきました。
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