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Intel は PowerVia でチップ製造の画期的な進歩を達成
Intel の Ben Sell が、同社が世界初のバックサイド パワーをどのように開発し証明したかを説明します
新機能: インテルは業界で初めて裏面電源供給を実装しました。製品のようなテストチップ上で、世界をコンピューティングの次の時代に推進するために必要なパフォーマンスを実現します。 2024 年前半に Intel 20A プロセス ノードに導入される PowerVia は、Intel の業界をリードする背面電力供給ソリューションです。電源配線をウェーハの裏側に移動することで、面積拡大における相互接続のボトルネックという増大する問題を解決します。
「PowerVia は、当社の積極的な「4 年間で 5 ノード」戦略における主要なマイルストーンであり、 2030 年にパッケージ内に 1 兆個のトランジスタを実現するという目標に向かって進んでいます。試用プロセス ノードとそれに続くテスト チップを使用することで、当社の主要なプロセス ノードのバックサイド電力のリスクを軽減することができ、インテルはバックサイド電力供給において競合他社に先駆けてノードをリードすることができました。
– インテル テクノロジー開発担当副社長、Ben Sell 氏
仕組み:インテルPowerVia の開発をトランジスタ開発から分離し、Intel 20A および Intel 18A プロセス ノードに基づくシリコン実装への準備を確実にしました。 PowerViaは、Intel 20AのRibbonFETと統合する前に、テクノロジーの機能をデバッグして良好に機能することを確認するために、独自の内部テストノードでテストされました。シリコン テスト チップでの製造とテストの後、PowerVia は、90% を超えるセル使用率と大幅なトランジスタのスケーリングによりチップ リソースを著しく効率的に使用できることが確認され、チップ設計者は製品のパフォーマンスと効率の向上を実現できます。
インテルは、6 月 11 ~ 16 日に京都で開催される VLSI シンポジウムでこれらの調査結果を 2 つの論文で発表します。
なぜ重要なのか: > PowerVia は競合他社の背面電源ソリューションよりもはるかに先を行っており、インテル ファウンドリー サービス (IFS) の顧客を含むチップ設計者に、製品の貴重なエネルギーとパフォーマンスの向上へのより迅速な道を提供します。インテルには、ムーアの法則を推進するために、ひずみシリコン、Hi-K メタルゲート、FinFET などの業界で最も重要な新技術を導入してきた長い実績があります。 2024 年に登場する PowerVia とリボン FET ゲートオールラウンド テクノロジにより、インテルはチップ設計とプロセスの革新において業界をリードし続けます。
PowerVia は、チップ設計者にとって増大する相互接続のボトルネック問題を解決する最初の製品です。人工知能やグラフィックスなどの急増するユースケースでは、増え続けるコンピューティング需要を満たすために、より小型、高密度、より強力なトランジスタが必要です。現在および過去何十年にもわたって、トランジスタのアーキテクチャ内の電源線と信号線は同じリソースをめぐって競合してきました。この 2 つを分離することで、チップのパフォーマンスとエネルギー効率が向上し、顧客により良い結果を提供できます。バックサイド電力供給はトランジスタのスケーリングに不可欠であり、チップ設計者がリソースを犠牲にすることなくトランジスタ密度を高め、これまで以上の電力とパフォーマンスを提供できるようになります。
当社の取り組み: Intel 20A Intel 18A では、PowerVia 裏面電源テクノロジと、RibbonFET ゲートオールラウンド テクノロジの両方が導入されます。トランジスタに電力を供給するまったく新しい方法として、裏面電源の実装により、熱や設計のデバッグに新たな課題が生じました。
PowerVia の開発をリボン FET から分離することで、インテルはこれらの課題に迅速に取り組み、確実な準備を整えることができました。 Intel の 20A および 18A プロセス ノードに基づいたシリコンでの実装。インテルのエンジニアは、熱が問題になるのを防ぐ緩和技術を開発しました。デバッグ コミュニティは、新しい設計構造を適切にデバッグできるようにするための新しい技術も開発しました。その結果、テスト実装では、新しいRibbonFETアーキテクチャに加わるかなり前に、テクノロジーの本質的な価値提案を実証しながら、確かな歩留まりと信頼性の指標を提供することができました。
テストでは設計ルールも活用しました。 EUV(極紫外線)リソグラフィーによって実現され、ダイの広い領域にわたって標準セルの利用率が90%を超えるなどの成果が得られ、セル密度の向上が可能となり、コスト削減が期待できます。このテストでは、プラットフォームの電圧垂下が 30% 以上改善され、周波数が 6% 向上したこともわかりました。インテルは、ロジック スケーリングから予想されるより高い電力密度に合わせて、PowerVia テスト チップの熱特性も達成しました。
次の予定: VLSI 中に発表される 3 番目の論文で、インテルの技術者は次のように述べています。マウロ・コブリンスキー氏は、ウェーハの前面または背面での信号伝達と電力供給の両方を可能にするなど、PowerVia を導入するためのより高度な方法に関するインテルの研究について説明します。
業界に先駆けて PowerVia を顧客に提供し、未来に向けて革新を続けることは、常に革新を続けながら、新しい半導体イノベーションを最初に市場に投入してきたインテルの長い歴史と一致しています。
出典: インテル、ComputerBase
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