«thông cáo báo chí»
Samsung bắt đầu sản xuất chip sử dụng công nghệ quy trình 3nm với kiến trúc GAA
Quy trình 3nm được tối ưu hóa giúp giảm 45% điện năng sử dụng, cải thiện 23% hiệu suất và diện tích bề mặt nhỏ hơn 16% so với quy trình 5nm
Các nhà lãnh đạo của Trung tâm R&D Kinh doanh đúc và Bán dẫn của Samsung đang giơ ba ngón tay làm biểu tượng của 3nm kỷ niệm lần đầu tiên công ty sản xuất quy trình 3nm với kiến trúc GAA.
Samsung Electronics , công ty hàng đầu thế giới về công nghệ bán dẫn, hôm nay thông báo rằng họ đã bắt đầu sản xuất ban đầu nút quy trình 3 nanomet (nm) áp dụng kiến trúc bóng bán dẫn Gate-All-Around (GAA).
Multi-Bridge-Chan nel FET (MBCFET ™), công nghệ GAA của Samsung lần đầu tiên được triển khai, thách thức các giới hạn về hiệu suất của FinFET, cải thiện hiệu quả sử dụng điện bằng cách giảm mức điện áp cung cấp, đồng thời nâng cao hiệu suất bằng cách tăng khả năng dòng điện của ổ đĩa.
Samsung đang bắt đầu ứng dụng đầu tiên của bóng bán dẫn nano với chip bán dẫn cho hiệu suất cao, ứng dụng điện toán công suất thấp và có kế hoạch mở rộng sang các bộ vi xử lý di động.
“Samsung đã phát triển nhanh chóng khi chúng tôi tiếp tục chứng tỏ khả năng dẫn đầu trong việc áp dụng công nghệ thế hệ tiếp theo cho sản xuất, chẳng hạn như Cổng kim loại High-K đầu tiên của ngành công nghiệp đúc, FinFET, cũng như EUV. Chúng tôi tìm cách tiếp tục dẫn đầu với quy trình 3nm đầu tiên trên thế giới với MBCFET ™, ”Tiến sĩ Siyoung Choi, Chủ tịch kiêm Trưởng bộ phận kinh doanh sáng lập của Samsung Electronics cho biết. “Chúng tôi sẽ tiếp tục đổi mới tích cực trong phát triển công nghệ mang tính cạnh tranh và xây dựng các quy trình giúp thúc đẩy việc đạt được sự trưởng thành của công nghệ.”
Tối ưu hóa thiết kế-công nghệ để tối đa hóa PPA
Công nghệ độc quyền của Samsung sử dụng các bảng nano với các kênh rộng hơn, cho phép hiệu suất cao hơn và tiết kiệm năng lượng hơn so với công nghệ GAA sử dụng các dây nano với các kênh hẹp hơn. Bằng cách sử dụng công nghệ GAA 3nm, Samsung sẽ có thể điều chỉnh độ rộng kênh của bảng nano để tối ưu hóa việc sử dụng điện năng và hiệu suất nhằm đáp ứng các nhu cầu khác nhau của khách hàng.
Trong Ngoài ra, tính linh hoạt trong thiết kế của GAA rất có lợi cho Đồng tối ưu hóa Công nghệ Thiết kế (DTCO), 1 giúp tăng cường các lợi ích về Công suất, Hiệu suất, Diện tích (PPA). So với quy trình 5nm, quy trình 3nm thế hệ đầu tiên có thể giảm tiêu thụ điện năng tới 45%, cải thiện hiệu suất 23% và giảm 16% diện tích so với quy trình 5nm, trong khi quy trình 3nm thế hệ thứ hai giúp giảm tiêu thụ điện năng tối đa. lên 50%, cải thiện 30% hiệu suất và giảm 35% diện tích.
Cung cấp Cơ sở hạ tầng & Dịch vụ Thiết kế 3nm với Đối tác SAFE ™
Khi các nút công nghệ nhỏ hơn và chip nhu cầu hiệu suất ngày càng lớn, các nhà thiết kế vi mạch phải đối mặt với thách thức xử lý lượng dữ liệu khổng lồ để xác minh các sản phẩm phức tạp với nhiều chức năng hơn và quy mô chặt chẽ hơn. Để đáp ứng những nhu cầu đó, Samsung cố gắng cung cấp một môi trường thiết kế ổn định hơn để giúp giảm thời gian cần thiết cho quá trình thiết kế, xác minh và đăng xuất, đồng thời nâng cao độ tin cậy của sản phẩm.
Kể từ quý 3 năm 2021, Samsung Electronics đã và đang cung cấp cơ sở hạ tầng thiết kế đã được kiểm chứng thông qua sự chuẩn bị kỹ lưỡng với các đối tác của Samsung Advanced Foundry Ecosystem (SAFE ™) bao gồm Ansys, Cadence, Siemens và Synopsys, để giúp khách hàng hoàn thiện sản phẩm của mình trong một khoảng thời gian ngắn.
«kết thúc thông cáo báo chí»
